verilog实验报告实验报告格式要求-wenkub
2023-04-07 00:35:56 本页面
【正文】 一、实验目的[1] 掌握基本组合逻辑电路的实现方法[2] 初步了解两种基本组合逻辑电路的生成方法[3] 学习测试模块的编写[4] 通过综合和布局布线了解不同层次仿真的物理意义二、实验仪器计算机、FPGA开发板三、实验内容[1] 在ISE软件环境中进行一次完整的设计流程，并在FPGA开发板上实现与门的功能。二、书写次序 （1）到（5）是进行实验预习时就应该完成的。根据实验要求，采用合适的方法进行数据处理，误差分析，最后写出实际结果。根据实验内容及实际的实验过程写明关键步骤和安全注意要点。写明仪器名称、型号、编号。实验报告格式要求一、实验报告内容包括： （1）实验名称。 （4）实验原理。 （6）实验观测记录。 （8）小结或讨论。（6）在实验中完成。 [2] 完成一个可综合的数据比较器的程序。assign c=aamp。 input [1:0] B 。 else if ( A == B) Y = 339。 endendmodule结果如下：指导师（签名） 时间 实验（二） 简单分频时许逻辑电路的设计 实验日期 2014117 同组者姓名 一、实验目的[1] 掌握最基本时序电路的实现方法。三、实验内容[1] 设计一个实现2分频时序逻辑电路。四、实验步骤、分析及结果（在下面写出你的代码）代码：module div_2 (clk_out,clk,reset)。 always (posedge clk or posedge reset) if (reset) clk_out=0。 input rst。 counter=0。 endendmodule结果如图所示：指导师（签名） 时间 实验（三）利用条件语句实现计数分频时序电路 实验日期 20141114 同组者姓名 一、实验目的[1] 掌握条件语句在简单时序模块设计中的使用。三、实验内容[1] 设计一个可综合的分频器，将50M系统时钟分频为1M的时钟。reg [5:0] counter。counter=0。always (posedge clk or posedge rst)begin if(rst) begin clk_out=0。end else counter=counter+1。二、实验仪器计算机、FPGA开发板。四、实验步骤、分析及结果（在下面写出你的代码）代码：module seqdet (rst, clk,seq, det)。 reg det。d1, B_10 = 339。d5。 else nstate = IDLE。 else nstate = A_1。 else nstate = A_1。 endcase always (cstate) if (cstate == E_10010) det = 1。reg[24:0]counter。clk_o
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